- 2014年9月17日 10:33
SG(4)（９／１７）
◆ VCOのロック周波数がどこにあるのか、PLLデバイスへのシリアル信号を読めば分かるのだが、そもそもロックしようとしていない。バリキャップにはカソードに約13Vが加わっていて、これは15Vの電源をローカルレギュレートしているのだろう。
アノードの方は0Vなので最小容量になっている。
◆ だったらコイルのコアを抜けばロックしても良さそうなのだがロックしない。富士通PLLは15Vのバリキャップ電圧には対応出来ない気がするので、基板に実装されているOPAmpがバッファになっている事が考えられる。発振回路の出力はNECのMMICでバッファリングされている。これが壊れればPLLデバイスへの入力電力が不足するだろうが、そんな感じでもない。
◆ 実際にレベルを測ればいいのだが高密度実装されているのでプロービングのポイントが難しい。ICの足の所にコンデンサをくっつけるのが楽なのだが、力が加わるとパターンごと取れてしまいそうだ。ボードを広い場所に出せば無理な力も加わらないのだがどうしようか。接続は3本の電源と3本のシリアルラインだけなので引っ張り出せない事は
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