最小のロジック回路で周波数弁別

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Realist 2 2015年11月13日 22:50

PLLのOSCを55Hzで発振させ、比較対象に50/60Hzを入力．　結果はU/D出力で判断する、というのはどうですか？

F&F 2015年11月13日 22:57

位相比較器は基本的にはEOR(排他的論理和)になっているので、出力は位相比に応じたパルスになると思います。
その出力を積分してコンパレータで判定すればいいかも知れませんが、単体ではH/Lの出力は得られないと思います。

mine2003 2015年11月15日 12:37

ADF4001等のチャージポンプ出力タイプのPLL ICを使用すれば可能ですが、シリアルデータを入力する必要があるのと、基準周波数を発振させるのにも別ICが必要になるので結局複数個のICが必要になると思います。
そもそもロジックICではなく専用ICを使用している時点で反則(?)でしょうか。

F&F 2015年11月15日 13:52

シリアルデータを入れるのにROMとクロックが必要ですね。
1bitで良ければシリアルROMが使えそう。
クロックはPLLの出力でいけるか。
パワーオンリセットがしっかりしていないと設定不良が起きるかも。

Realist 2 2015年11月15日 14:43

私が想定していたのは古典的な4044なのですが、よく考えるとこれには発振器が無いので、やはり古典的な4046を使えばできるかも知れないと思います。

F&F 2015年11月15日 15:07

位相比較器の出力の積分回路の時定数を1Hzくらいに設定するとすると反応速度が少し遅くなりますね。
コンパレータはCMOSのスレッショルドが使えると思いますがゲートが1つ必要です。
4046には無いようなのですが、ロックインジケータ出力がパルスではなくレベルで出てくるPLLデバイスがあれば、50Hzではロックするけれど60HzではロックしないようなVCO定数にするとそれが出力として使えそうです。
ただこの場合でも比較周波数が50Hz位なので反応速度はかなりゆっくりですけど。